SoC High Speed IO Design Engineer
하드웨어 엔지니어정규직시니어 · 5년 이상판교—
VerilogSystem VerilogRTL Design
XCENA에서 를 담당할 엔지니어를 채용합니다. 를 활용한 RTL 설계 역량이 필수이며, 등 고속 인터페이스 설계 경험이 있는 5년 차 이상의 경력자를 찾습니다. SoC 설계부터 양산까지의 전 과정을 경험한 분을 우대합니다.
XCENA에서 를 담당할 엔지니어를 채용합니다. 를 활용한 RTL 설계 역량이 필수이며, 등 고속 인터페이스 설계 경험이 있는 5년 차 이상의 경력자를 찾습니다. SoC 설계부터 양산까지의 전 과정을 경험한 분을 우대합니다.
XCENA SoC 내의 외부 I/F 들을 설계하고, 검증합니다. XCENA SoC는 외부와의 통신을 위해 PCIe, DDR I/F 등의 표준 I/F 규격을 활용하고 있습니다. 외부 연결을 위한 I/F IP는 Synopsys, Cadence 등의 3rd Party IP를 사용하며, XCENA Architecture Spec.에 맞게 configuration하고 integration하는 업무를 수행합니다. 그리고, IP vender와 협업하여 주요 I/F IP들의 physical implementation을 진행합니다.
전기전자공학 혹은 관련 전공 BS/MS/Ph.D
Verilog and System Verilog RTL design skill
5년 이상의 High Speed I/F 설계 경험
PCIe, DDR 등의 표준 High Speed I/F에 대한 상세한 이해
SoC 설계에서부터 Product 양산까지 1회 이상 경험
High Speed I/F에 대한 Top Level Performance 분석 경험
서류 전형 > 면접 > 처우 협의 > 채용 건강 검진 > 입사 확정 및 입사 일정 논의 > 입사
한 달에 하루 구성원들이 스스로 정하는 유급 휴가(MX Day) 지원. 연휴를 더 길게, 휴일이 없는 달도 충분한 휴식 보장
출퇴근 시간에 제약이 없는 유연 근무제
점심 및 저녁 식대(야근 시) 제공
다양한 간식 무한 제공 (네스프레소 커피, 음료, 스낵 등)
연 1회 배우자를 포함하여 건강 검진 지원