SoC Design Engineer
하드웨어 엔지니어정규직미드 · 3~10년판교—
VerilogSystemVerilogRTL Design
엑시나에서 을 담당할 엔지니어를 채용합니다. 를 활용한 RTL 설계 역량이 필수이며, SoC IP 설계 경험이 있는 분을 우대합니다. 판교에서 근무하며 유연 근무제와 매월 유급 휴가 등 우수한 복지 제도를 제공합니다.
엑시나에서 을 담당할 엔지니어를 채용합니다. 를 활용한 RTL 설계 역량이 필수이며, SoC IP 설계 경험이 있는 분을 우대합니다. 판교에서 근무하며 유연 근무제와 매월 유급 휴가 등 우수한 복지 제도를 제공합니다.
XCENA SoC 내의 주요 IP 들을 설계하고, 검증합니다. XCENA IP는 주로 AXI Bus 상에서 동작하도록 구현되어 있으며, AXI Bus의 각종 프로토콜 규격(AXI4, AXI4-Lite, APB 등)을 준수하고 있습니다. 이러한 IP 들을 설계한 후, physical implementation을 위해 FPGA 합성(Xilinx Vivado 활용)이나 DC를 통한 ASIC 합성을 진행합니다. 합성 과정에서 요구되는 PPA Spec 달성을 위해 디자인을 수정하고, 검증하고, 합성하는 단계를 반복하여 IP 설계를 완성합니다.
전기전자공학 혹은 관련 전공 BS/MS/Ph.D
Verilog and System Verilog RTL design skill
3년 이상의 SoC IP 설계 경험
컴퓨터 구조 및 메모리 구조에 대한 상세한 이해
SoC 설계에서부터 Product 양산까지 1회 이상 경험
PCIe 등과 같은 Host I/F or DDR과 같은 Memory I/F에 대한 경험
서류 전형 > 면접 > 처우 협의 > 채용 건강 검진 > 입사 확정 및 입사 일정 논의 > 입사
한 달에 하루 구성원들이 스스로 정하는 유급 휴가(MX Day) 지원. 연휴를 더 길게, 휴일이 없는 달도 충분한 휴식 보장
출퇴근 시간에 제약이 없는 유연 근무제
점심 및 저녁 식대(야근 시) 제공
다양한 간식 무한 제공 (네스프레소 커피, 음료, 스낵 등)
연 1회 배우자를 포함하여 건강 검진 지원