메티스엑스(XCENA)에서 SoC 설계 및 검증을 담당할 전문연구요원을 채용합니다. Verilog/SystemVerilog 역량과 C/C++ 활용 능력이 필수이며, 관련 분야 석·박사 학위 소지자를 찾습니다. SoC IP 설계, DV 환경 구축, ASIC 통합 등 핵심 공정 전반을 경험할 수 있습니다. 유연 근무제와 MX Day 등 우수한 복지 제도를 제공합니다.
[SoC Design Engineer]
XCENA SoC내의 주요 IP 들을 설계하고, 검증합니다. XCENA IP는 주로 AXI Bus 상에서 동작하도록 구현되어 있으며, AXI Bus의 각종 프로토콜 규격(AXI4, AXI4-Lite, APB 등)을 준수하고 있습니다. 이러한 IP 들을 설계한 후, physical implementation을 위해 FPGA 합성(Xilinx Vivado 활용)이나 DC를 통한 ASIC 합성을 진행합니다. 합성 과정에서 요구되는 PPA Spec 달성을 위해 디자인을 수정하고, 검증하고, 합성하는 단계를 반복하여 IP 설계를 완성합니다.
- XCENA SoC IP 설계
- DV 검증 환경을 활용하여, IP Level 검증
- Emulator or FPGA 합성 및 검증
- ASIC Process
[SoC Design Verification Engineer]
XCENA SoC 내의 주요 IP 들을 검증하고, PCIe or CXL과 같은 3rd Party IP, 그리고 SoC Top Level 검증을 수행합니다. 기본적인 Functional Verification 뿐만 아니라, Performance Verification과 같은 시스템 특성을 검증하기 위한 업무도 포함하고 있습니다. IP 설계 엔지니어와 소통하여, 조기에 Bug를 검출하고, 신속히 Clear하는 것이 중요한 업무 내용이므로 분석 능력 및 소통 능력이 요구됩니다.
- IP 검증을 위한 DV Platform 설계
IP 검증을 위한 다양한 형태의 Agent 설계
UVM을 활용한 IP 검증
상용 VIP(DDR, CXL, Bus)를 활용한 검증 환경 구성
[ASIC Design Engineer]
XCENA SoC의 ASIC Top을 integration하고, 검증합니다. XCENA의 주요 IP는 주로 AXI Bus 상에서 동작하도록 구현되어 있으며, 이러한 AXI Bus 상의 IP 들을 통합하여 ASIC Top 설계를 수행합니다. ASIC Top integration 후, physical implementation을 위해 DC or Fusion Compiler를 통한 ASIC 합성을 진행합니다. 그리고, 주요 Design House와 협업하여 ASIC Process를 진행하는 업무를 수행합니다.
- 다양한 Tool을 활용한 ASIC Implementation
PPA 극대화를 위한 Bus Topology 및 Top Level 구조 설계
XCENA SoC의 Performance, Power, Area 관련 분석업무
전기전자공학/전산/컴퓨터 혹은 SoC 관련 전공 MS/Ph.D
Verilog and System Verilog RTL design skill
C/C++ 등 HW 설계 및 검증에 필요한 언어
서류 전형 > 면접 > 채용 건강 검진 > 입사 확정 및 입사 일정 논의 > 입사
한 달에 하루 구성원들이 스스로 정하는 유급 휴가(MX Day) 지원. 연휴를 더 길게, 휴일이 없는 달도 충분한 휴식 보장
출퇴근 시간에 제약이 없는 유연 근무제
점심 및 저녁 식대(야근 시) 제공
다양한 간식 무한 제공 (네스프레소 커피, 음료, 스낵 등)
연 1회 배우자를 포함하여 건강 검진 지원
