[Memory Controller] RTL Design Engineer (전문연구요원 가능)
하드웨어 엔지니어정규직미드 · 2년 이상성남, 판교—
VerilogSystem VerilogDigital DesignClock Domain Crossing
오픈엣지테크놀로지에서 Memory Controller RTL 설계 엔지니어를 채용합니다. Verilog/System Verilog를 활용한 설계 역량과 2년 이상의 경력이 필수이며, ISO 26262 및 DDR 인터페이스 경험자를 우대합니다. 전문연구요원 지원이 가능하며, 차세대 AI 반도체 IP 개발의 핵심 역할을 수행하게 됩니다.
오픈엣지는 인공지능 기술을 더 많은 사람이,
더 가까이에서 누릴 수 있도록 AI 엣지 컴퓨팅 반도체 IP를 개발합니다.
📍 Location: Seoul, Korea
📍 Position: [Memory Controller] RTL Design Engineer (전문연구요원 가능)
오픈엣지 Memory Controller팀에서는 SoC의 핵심인 Memory Controller IP 설계를 담당합니다. 팀원들은 DDR Memory Controller IP 설계 및 검증, IP Product에 대한 Customer Project를 담당하며, Automotive향 제품을 위한 기능 안전 관리 인증 (ISO 26262) 업무를 담당하게 됩니다.
차세대 Memory Controller 설계 및 검증 Memory Controller Performance 분석 및 개선 기능 안전 관리 인증 (ISO 26262) Customer Project 담당 (Customization Feature 설계 및 지원) UVM 기반 IP 검증 환경 개발 및 검증
필요 스킬
Digital Design Concept에 대한 이해 Clock Domain Crossing, Low Power Design, Timing/Area Optimized Design, etc. Testbench development and debugging skill Script Language (Python or Tcl, etc.)
경력: 2년 이상의 RTL 설계 경험 (Verilog or System Verilog / 전문연구요원 가능, 석사 졸업자 2년 인정) 해외 여행에 결격 사유가 없으신 분
직무 관련 Knowledge 보유자 On-chip Bus Protocol: AMBA- AXI, APB, AHB DDR SDRAM, DDR PHY Interface (DFI), DDR PHY C/C++ Programming 직무 관련 Tool 경험자 UVM, Design Compiler, Prime Time, Lint/CDC Checker ISO 26262 관련 경험자 Gem5 Tool 사용 및 Benchmark 운영 관련 경험자 취업 보호 대상자 (보훈, 장애 등)는 관련 법령에 의거하여 우대
채용 전형
서류 전형 > 1차 면접 (직무 인터뷰) > 2차 면접 (리더십 인터뷰) > 처우 협의 > 최종 합격
서류 전형: 이력서 및 자기소개서 (자유 형식, 필수), 포트폴리오 (자유 형식, 선택) 전형 절차는 지원 포지션 및 필요에 따라 변경될 수 있습니다. 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내드립니다. 지원 시 합격 여부와 관계없이 지원 알림 메시지를 전달드립니다.
입사 지원 서류에 허위 사실이 발견될 경우 채용 확정 이후라도 채용이 취소될 수 있습니다. 성별, 보훈 대상자, 장애 여부는 채용 과정에서 어떠한 불이익도 미치지 않습니다.