Logic Design 경력직 연구원 채용
연구원정규직미드 · 3~10년성남, 판교출근
VerilogSystemVerilogRTL DesignLogic SynthesisStatic Timing Analysis
사피엔반도체에서 Logic Design 경력직 연구원을 모집합니다. Verilog 및 RTL 설계 역량을 갖춘 3~10년 차 경력자를 찾습니다. 디지털 로직 설계 전반을 주도하며, ASIC/FPGA 개발 경험이 있는 분을 우대합니다. 판교에서 근무하며 기술적 성장을 함께할 인재의 많은 지원 바랍니다.
