[DRAM PHY] Junior Digital Engineer (전문연구요원 가능)
하드웨어 엔지니어정규직주니어 · 경력 무관서울—
System VerilogSynthesisDFTSTA
오픈엣지테크놀로지에서 Memory PHY IP 설계를 담당할 주니어 디지털 엔지니어를 채용합니다. System Verilog 활용 능력과 디지털 회로 설계 전공 지식이 필수입니다. 고속 인터페이스 기술을 습득하여 대체 불가능한 반도체 설계 전문가로 성장할 기회입니다. 전문연구요원 지원이 가능하며, SoC 통합 및 RTL 검증 업무를 수행하게 됩니다.
오픈엣지는 인공지능 기술을 더 많은 사람이,
더 가까이에서 누릴 수 있도록 AI 엣지 컴퓨팅 반도체 IP를 개발합니다.
📍 Location: Seoul, Korea
📍 Position: [DRAM PHY] Junior Digital Engineer (전문연구요원 가능)
오픈엣지 PHY팀은 Memory PHY IP를 직접 설계하고, 반도체로 제작하여 검증한 후 팹리스나 디자인 하우스에 공급하는 팀입니다. PHY팀은 기개발된 LPDDR5/4, GDDR6 PHY 등을 통해 기술을 선도하고 있습니다. PHY는 Digital과 Analog가 만나는 접점을 포함하기 때문에 넓은 경험이 가능하고, Memory I/F 중 가장 고속으로 동작해야 하기 때문에 개발 난이도가 높은 편입니다. 하지만 진입 장벽이 높은 만큼 관련 기술을 익히면 대체 불가능한 전문가로 성장할 수 있습니다.
SoC Chip-top Integration 8nm MPW Chip-top Integration (RTL 설계/검증 지원) 4nm LP65 PHY Block RTL 설계 및 검증 지원
필요 스킬
System Verilog Synthesis, DFT, STA Place&Route Equalizer
학사 이상 Digital 회로 설계 전공자 해외 여행에 결격 사유가 없으신 분
PCIe, DDR, USB, MIPI, SerDes, Ethernet 등 High-speed Digital Interface 설계 및 검증 경험 RTL 설계 가능자 (Verilog/System Verilog) Timing Closure 경험 Scripting & Automation 능력 직무 관련 양산 프로젝트 경험 취업 보호 대상자 (보훈, 장애 등)는 관련 법령에 의거하여 우대
채용 전형
서류 전형 > 1차 면접 (직무 인터뷰) > 2차 면접 (리더십 인터뷰) > 처우 협의 > 최종 합격
서류 전형: 이력서 및 자기소개서 (자유 형식, 필수), 포트폴리오 (자유 형식, 선택) 전형 절차는 지원 포지션 및 필요에 따라 변경될 수 있습니다. 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내드립니다. 지원 시 합격 여부와 관계없이 지원 알림 메시지를 전달드립니다.
입사 지원 서류에 허위 사실이 발견될 경우 채용 확정 이후라도 채용이 취소될 수 있습니다. 성별, 보훈 대상자, 장애 여부는 채용 과정에서 어떠한 불이익도 미치지 않습니다.